CMOS, 0.35 μm, 1 polySi, 2 metals, 200 mm wafer

規格
購買和技術。支持

範圍	意義
Тип карточки товара	Сложная
Application, features	Digital IC, highly-resistant, Epitaxy =5 V NMOS: Vtn=0.6 V, Usd >7 V PMOS: Vtр=-0.6 V, Usd >7 V
Process Description	Number of photolithographies, pcs. 14 Design rule, μm 0.35 Substrate: 725KDB0,015(100) Epitaxial layer: 15KDB12 2 retrograde wells Interlayer dielectric: SACVD SiO2 + PC TEOS, μm 1.05 μm Gate SiO2, Å 120 Channel length NMOS/PMOS, μm 0.6 N&P LDD- drains Titanium silicide Metal I Ti/AlCu / Ti /TiN PolySi pitch, μm 1.0 Contacts 1 (W-filled), μm ø 0.5 Metal 1 pitch, μm 0.95 Metal 2 Ti/AlCu Contacts 2 (W-filled), μm ø 0.5 Metal 2 pitch, μm 1.2

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